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【作 者】
王艳艳
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【学位年度】2015
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【学位授予单位】北京航空航天大学
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【导师姓名】王翔
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【 关键词 】VMM仿真架构验证流程SystemVerilog
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【摘 要】
随着芯片规模的不断扩大，芯片验证在整个芯片设计中的地位逐步提高。当前SOC的验证环节已经制约了IC设计的发展，验证水平直接影响了新产品的推出速度。提升验证效率，解决验证的瓶颈，将是未来各个EDA供应商以及验证工程师的研究方向。论文基于公司自研的无线通信系列芯片，并考虑通用SOC验证平台存在可扩展性差、可重用性差等缺点，提出了一种基于VMM验证方法学且集成软件编译器的全自动仿真验证方案。此验证平台可以自动把C代码编译成二进制代码，并初始化程序存储器，省却人工汇编的步骤，实现芯片的全自动测试。论文提...
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随着芯片规模的不断扩大，芯片验证在整个芯片设计中的地位逐步提高。当前SOC的验证环节已经制约了IC设计的发展，验证水平直接影响了新产品的推出速度。提升验证效率，解决验证的瓶颈，将是未来各个EDA供应商以及验证工程师的研究方向。论文基于公司自研的无线通信系列芯片，并考虑通用SOC验证平台存在可扩展性差、可重用性差等缺点，提出了一种基于VMM验证方法学且集成软件编译器的全自动仿真验证方案。此验证平台可以自动把C代码编译成二进制代码，并初始化程序存储器，省却人工汇编的步骤，实现芯片的全自动测试。论文提出了在SOC验证初期采用虚拟CPU的验证方法，采用Synopsys 的AXI Master/Slave VIP，模拟DSP发起寄存器和存储器读写操作，AXI Slave VIP用于模拟DSP内部寄存器和存储器。除DSP内核外，所有的数据总线，外设接口验证完成后，仿真验证环境将AXI Master/Slave VIP，切换为真实的CPU仿真验证平台。通过此两种验证平台的互补，可分别对第三方DSP内核与成熟的外设接口、数据总线等模块独立的定位等问题予以验证，减少芯片测试时间，加快SOC验证的速度。根据数据处理模块的设计架构，研究了自动对比检测方法，在数据处理层的上下行通路建立检查机制，用于实现Matlab gold数据与实际链路中数据的自动对比。通过此自动对比验证平台，实现RTL代码与Matlab设计一致性对比测试。通过制定验证方案、确定各检查机制、制定仿真架构、明确各组件的运行步骤，保障了了顺利流片。
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【文献类型】
学位论文
- 【 JCR分区 】
INFECTIOUS DISEASES:Q2
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